ModelSim SE 10.4是由Mentor公司推出的一款HDL語言仿真軟件。軟件功能強(qiáng)大，是同類軟件中最優(yōu)秀的一款，有需要此軟件的用戶快來綠色資源網(wǎng)下載吧。

ModelSim SE軟件簡介：

Modelsim是一款專業(yè)的HDL語言仿真軟件。其為用戶提供了一套完善的仿真環(huán)境，能夠幫助廣大開發(fā)人員實現(xiàn)混合仿真，與此同時，其還具備項目管理、SystemVerilog設(shè)計、編譯等多種強(qiáng)大的功能，深受用戶的青睞。

該版本全面支持VHDL和Verilog語言的IEEE 標(biāo)準(zhǔn)，支持C/C++功能調(diào)用和調(diào)試e-level）的代碼。

Modelsim能提供友好的仿真環(huán)境還有業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器，采用直接優(yōu)化的編譯技術(shù)、TCL/Tk技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件

ModelSim SE功能特色：

RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真；

單內(nèi)核VHDL和Verilog混合仿真；

源代碼模版和助手，項目管理；

集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號值、信號條件斷點等眾多調(diào)試功能；

C和Tcl/Tk接口，C調(diào)試；

對SystemC的直接支持，和HDL任意混合；

支持SystemVerilog的設(shè)計功能；

對系統(tǒng)級描述語言的最全面支持，SystemVerilog，SystemC，PSL；

ASIC Sign off。

可以單獨(dú)或同時進(jìn)行行為（behavioral）、RTL級、和門級（gate-level）的代碼。